加利福尼亚州森尼韦尔，2024 年 9 月 25 日——新思科技公司（纳斯达克股票代码：SNPS）今日宣布，其与台积电持续密切合作，在台积电最先进的工艺和 3DFabric 技术上提供先进的 EDA 和 IP 解决方案，以加速人工智能和多芯片设计的创新。人工智能应用中不断增长的计算需求要求半导体技术跟上步伐。从由新思科技.ai 驱动的行业领先的 EDA 套件，以提高生产力和硅片成果，到促进向 2.5/3D 多芯片架构迁移的完整解决方案，新思科技和台积电已经密切合作了数十年，为未来数十亿至数万亿晶体管的人工智能芯片设计铺平了道路。
“台积电很高兴与新思科技合作，开发针对台积电先进工艺和 3DFabric 技术上人工智能设计的严格计算需求而定制的开创性 EDA 和 IP 解决方案，”台积电生态系统和联盟管理部门负责人 Dan Kochpatcharin 表示。“我们最新合作的成果，跨越新思科技的人工智能驱动的 EDA 套件和经过硅验证的 IP，帮助我们的共同客户显著提高了生产力，并为先进的人工智能芯片设计提供了卓越的性能、功耗和面积成果。
“几十年来，新思科技一直与台积电密切合作，为台积电最先进节点的各代产品提供关键任务的 EDA 和 IP 解决方案，”新思科技 EDA 产品管理高级副总裁 Sanjay Bali 表示。“这种合作关系在帮助我们的共同客户在人工智能时代加速创新以及推进半导体设计的未来方面发挥了重要作用。我们共同努力，突破可能的界限，在性能、功耗效率和工程生产力方面实现开创性的进步。”
新思科技人工智能驱动的 EDA 设计流程提高 PPA 和工程生产力
行业领导者已经采用了由新思科技.ai 驱动的新思科技人工智能驱动的 EDA 流程，用于其在 N2 上的先进芯片设计。
“新思科技经过认证的 Custom Compiler 和 PrimeSim 解决方案提供了性能和生产力的提升，使我们的设计人员能够满足台积电 N2 工艺上高性能模拟设计的硅片需求，”联发科技公司副总裁 Ching San Wu 表示。“扩大我们与新思科技的合作，使我们能够充分利用其人工智能驱动流程的全部潜力，加速我们的设计迁移和优化工作，改进为多个垂直领域提供行业领先 SoC 所需的流程。”
此外，新思科技正与台积电合作，在新思科技数字设计流程中支持台积电 A16 工艺的新背面布线功能，以解决电源分配和信号布线问题，提高设计性能效率和密度优化。可互操作的工艺设计套件（iPDKs）和新思科技 IC Validator 物理验证运行集可供设计团队使用，以处理物理验证规则日益增加的复杂性，并有效地将设计过渡到台积电 N2 技术。
为了进一步加速芯片设计，新思科技和台积电通过台积电的云认证在云上启用了新思科技 EDA 工具，为共同客户提供云就绪的 EDA 工具，提供准确的质量结果，并与台积电的先进工艺技术无缝集成。新思科技的云认证工具包括综合、布局布线、静态时序和功耗分析、晶体管级静态时序分析、定制实现、电路仿真、EMIR 分析和设计规则检查。
通过综合 EDA 解决方案推进多芯片创新
新思科技、Ansys 和台积电合作，利用其主要解决方案，通过综合系统分析流程解决多芯片设计的复杂多物理挑战。基于新思科技 3DIC Compiler 统一探索到签收平台（集成了 3DSO.ai），结合 Ansys RedHawk-SC 用于数字和 3D 集成电路的电源完整性签收平台，增强了热和 IR 感知时序分析。新思科技 3DIC Compiler 是台积电认证的平台，支持 3Dblox，台积电的 3DFabric，包括台积电-SoIC（系统级集成芯片）和 CoWoS 封装技术。
“我们与新思科技和台积电的合作体现了我们共同致力于推动创新，并实现人工智能和多芯片芯片设计的未来，”Ansys 半导体、电子和光学业务副总裁兼总经理 John Lee 表示。“我们共同应对多芯片架构固有的多物理挑战，帮助我们的共同客户在新思科技设计环境中针对最新的台积电技术实现芯片、封装和系统级效果的黄金签收精度。”
通过经过硅验证的 IP 降低风险
新思科技的综合多芯片测试解决方案，与新思科技的 UCIe 和 HBM3 IP 一起提供，确保在制造测试和现场期间多芯片封装的健康。与台积电合作，新思科技已经利用台积电的 CoWoS 中介层技术成功流片测试芯片，并完全支持测试、监控、调试和修复功能。诊断、可追溯性和任务模式信号完整性监测允许在设计、斜坡、生产和现场进行优化，例如预测性维护。用于 UCIe PHY 的监测、测试和修复（MTR）IP 在芯片、芯片到芯片接口和多芯片封装级别提供可测试性。
新思科技在 N3E 和 N5 工艺技术上为 UCIe 和 HBM3 IP 解决方案取得了多个硅片成功，加速了 IP 集成并将风险降至最低。新思科技 UCIe IP 的最新发展，运行速度高达 40G，在无需额外面积的情况下实现了最大带宽和能源效率，而 HBM4 和 3DIO IP 解决方案加速了台积电先进工艺上 3D 堆叠芯片的异构集成。
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